高速PCB設計是一個相對復雜的過程，由于高速PCB設計中需要充分考慮信號、阻抗、傳輸線等眾多技術要素，常常成為PCB設計初學者的一大難點，本文提供的幾個關于高速PCB設計的基本概念及技術要點將為初學者提供一些技術參考。

　　1、什么是高速電路

　　通常認為如果數(shù)字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量（比如說1/3），就稱為高速電路。

　　實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸?shù)姆穷A期結果。因此，通常約定如果線傳播延時大于1/2數(shù)字信號驅動端的上升時間，則認為此類信號是高速信號并產(chǎn)生傳輸線效應。

　　信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達驅動端。反之，反射信號將在信號改變狀態(tài)之后到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。

　　2、高速信號的確定

　　上面我們定義了傳輸線效應發(fā)生的前提條件，但是如何得知線延時是否大于1/2驅動端的信號上升時間? 一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度（延時）的對應關系。

　　PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網(wǎng)線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs芯片，則大布線長度為7.62mm。

　　設Tr 為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區(qū)域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區(qū)域。如果Tr≤2Tpd，信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應該使用高速布線方法。